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ADSP-21371 / ADSP-21375
S/PDIF Receiver
For the ADSP-21371, the following section describes timing as it
relates to the S/PDIF receiver.
Internal Digital PLL Mode
In the internal digital phase-locked loop mode the internal PLL
(digital PLL) generates the 512 × Frame Sync clock. The S/PDIF
receiver information does not apply to the ADSP-21375.
Table 36. S/PDIF Receiver Internal Digital PLL Mode Timing
1.0 V, 200 MHz
1.2 V, 266 MHz
Parameter
Min
Max
Min
Max
Unit
Switching Characteristics
t DFSI
t HOFSI
t DDTI
t HDTI
t SCLKIW 1
LRCLK Delay After Serial Clock
LRCLK Hold After Serial Clock
Transmit Data Delay After Serial Clock
Transmit Data Hold After Serial Clock
Transmit Serial Clock Width
–2
–2
52
5
5
–2
–2
38.5
5
5
ns
ns
ns
ns
ns
1
Serial lock frequency is 64 × Frame Sync where FS = the frequency of LRCLK.
DRIVE EDGE
SAMPLE EDGE
t SCLKIW
DAI_P20–1
(SCLK)
t DFSI
t HOFSI
DAI_P20–1
(FS)
t DDTI
t HDTI
DAI_P20–1
(DATA CHANNEL
A/B)
Figure 30. S/PDIF Receiver Internal Digital PLL Mode Timing
Rev. D | Page 43 of 56 | April 2013
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